คำอธิบายฮาร์ดแวร์ภาษาสำหรับการออกแบบ FPGA

รายละเอียด

คำอธิบายฮาร์ดแวร์ภาษาสำหรับการออกแบบเชิงตรรกะช่วยให้นักเรียนสามารถออกแบบวงจรโดยใช้ VHDL และ Verilog ซึ่งเป็นวิธีการออกแบบที่แพร่หลายที่สุดสำหรับการออกแบบ FPGA มันใช้กระบวนการเรียนรู้ตามธรรมชาติเพื่อทำให้การเรียนรู้ภาษาง่ายขึ้น ตัวอย่างแรกอย่างง่ายจะถูกนำเสนอจากนั้นกฎของภาษาและไวยากรณ์ตามด้วยตัวอย่างที่ซับซ้อนมากขึ้นจากนั้นจึงใช้การจำลองการทดสอบเพื่อตรวจสอบความถูกต้องของการออกแบบ การนำเสนอการบรรยายได้รับการเสริมด้วยปัญหาตัวอย่างการเขียนโปรแกรมจำนวนมากเพื่อให้ได้ทักษะในภาษา หลังจากจบหลักสูตรนี้นักเรียนแต่ละคนจะมีความสามารถพื้นฐานทั้งสองภาษาและที่สำคัญกว่านั้นคือความรู้เพียงพอที่จะเรียนรู้และได้รับความเชี่ยวชาญใน Verilog และ VHDL ต่อไปด้วยตนเอง